Информационный сайт

 

Реклама
bulletinsite.net -> Книги на сайте -> Пользователю -> Евстифеев А.В. -> "Микроконтроллеры семейства" -> 4

Микроконтроллеры семейства - Евстифеев А.В.

Евстифеев А.В. Микроконтроллеры семейства — Infineon, 2007. — 318 c.
Скачать (прямая ссылка): microkontrolleri2007.pdf
Предыдущая << 1 .. 2 3 < 4 > 5 6 7 8 9 10 .. 100 >> Следующая


• Компиляторы (С, Modula, Фортран)

• Макроассемблеры, линковщики, компоновщики, менеджеры библиотек, преобразователи форматов

• Симуляторы архитектуры

• Высокоуровневые отладчики

• Операционные системы реального времени

• Внутрисхемные эмуляторы (основанные на эмуляционных или стандартных кристаллах)

• Подключаемые эмуляторы

• Переходные колодки для эмуляторов, колодки для микросхем

• Логические анализаторы

• Оценочные платы с программными мониторами

• Промышленные платы (также для CAN, FUZZY, PROFIBUS, FORTH приложений)

• Программы для управления сетями (CAN, PROFIBUS)

1-7 Infineon

4есКггоІодїе&

МЭИ, Центр Промышленной Электроники Фирмы Infineon

Введение/С167

Список терминов

ASC Асинхронный/синхронный последовательный интерфейс

CAPCOM Блок захвата и сравнения

EBC Контроллер внешней шины

ESFR Расширенные регистры специальных функций

GPR Регистры основного назначения

PEC Контроллер внешних событий

SFR Регистры специальных функций

SSC Синхронный последовательный интерфейс

XBUS Внутреннее отображение внешней шины

XBUS Внутреннее расширение внешней памяти

1-8 МЭИ, Центр Промышленной Электроники Фирмы Infineon

Организация памяти/С167

2 Обзор архитектуры микроконтроллера

Архитектура С167 объединяет в себе преимущества как RISC, так и CISC процессоров, при этом удалось достичь хорошо сбалансированного результата. С167 не только имеет мощное процессорное ядро и набор периферийных модулей, но также имеет высокоэффективную систему взаимодействия между ними. Одна из четырех шин, используемая параллельно в С167, - XBUS, которая представляет собой внутреннее отображение интерфейса внешней шины. Эта шина обеспечивает стандартный способ интеграции в микроконтроллер специальных блоков для различных систем. Таким образом возникает возможность для создания большого числа моделей стандарта С167 без внесения изменений в базовую архитектуру микроконтроллера.

I

J I XBUS Modula J I XRAM/CAN J

ROM Area



Р4

Interrupt Controller

САРС0М2

J pVD^ pW^ рЗРТ^

pls^ pS^ pFT^I

P6

P2

P3

P5

Рисунок 2-1

C167 Функциональная блок-схема

2-1 МЭИ, Центр Промышленной Электроники Фирмы Infineon

Организация памяти/С167

2.1 Основная концепция архитектуры центрального процессора и оптимизации его работы

Ядро процессора содержит 4-ступенчатый конвейер для выполнения команд, 16-разрядное арифметико-логическое устройство (АЛУ) и регистры специального назначения (SFR-регистры). Дополнительно в центральный процессор включены модуль умножения и деления, генератор битовых масок и генератор сдвига.

ROM

CPU

SP

STKOV

STKUN

MDH

MDL

32

Exec.Unit

Instr.Ptr. Instr.RegT"



V

L-I 4-Slaye ^Pipeline

Mul/Div-HW

Bit-Mask Gen

\alu7 (16-bit)

Barrel-Shifter

PSW

SYSCON

I Context PtTTI

BUSCON 0
BUSCON 1 ADDRSEL 1
BUSCON 2 ADDRSEL 2
BUSCON 3 ADDRSEL 3
?USC0N і ADDRSEL 4

IData Page Ptr.; Code Seg. Ріг.

Рисунок 2-2

Блок-схема центрального процессора

Для объединения высокой производительности и высокой гибкости, было оптимизировано количество блоков в ядре. Функциональные блоки ядра ЦПУ управляются логикой, декодирующей инструкции. Ниже произведен обзор следующих разделов:

1) Широкий набор инструкций / быстрое выполнение команд

2) Высоко-функциональное 8-, 16-разрядное АЛУ

3) Расширенная обработка битов и управление периферией

4) Разнообразные возможности для выполнения условных переходов, вызовов подпрограмм и циклических обработок

5) Содержательный и оптимальный формат команд

6) Система прерываний с программируемым приоритетом

4-2 МЭИ, Центр Промышленной Электроники Фирмы Infineon

Организация памяти/С167

Широкий набор инструкций / быстрое выполнение команд

Большая часть команд С167 может выполняться за 1 машинный цикл, занимающий 100нс при частоте процессора 20мГц. Для примера, команды сдвига и команды циклического сдвига всегда производятся за один машинный цикл, независимо от числа сдвигаемых битов.

Команды условных переходов, умножения и деления занимают более одного машинного цикла. Однако, эти команды можно оптимизировать. К примеру, команды условных переходов нуждаются в дополнительном машинном цикле, когда переход совершен, однако последующие переходы при циклической обработке не нуждаются в дополнительном машинном цикле благодаря, так называемому "Jump Cash".

Деление 32-х разрядного числа на 16-ти разрядное число занимает 1мкс, а умножение двух 16-ти разрядных чисел занимает 0.5мкс при частоте процессора 20 мГц.

Время исполнения команд уменьшается при использовании конвейерной обработки команд. Эти позволяет обрабатывать ядру процессора несколько последовательных стадий команд параллельно. Следующие четыре стадии выполнения команд конвейера обеспечивают оптимальный баланс для ядра процессора:

ВЫБОРКА: в этой стадии команды вызываются из внутренней RAM или ROM или из внешней памяти, при этом адрес определяется текущим значением IP.
Предыдущая << 1 .. 2 3 < 4 > 5 6 7 8 9 10 .. 100 >> Следующая
Реклама
Авторские права © 2009 AdsNet. Все права защищены.
Rambler's Top100